🛠️ Вакансия: Design Verification Engineer - Apple
🎯 Задачи
- Разработка и выполнение планов верификации RTL/SoC.
- Создание тестовой среды (SystemVerilog, UVM).
- Анализ покрытий, отладка ошибок, взаимодействие с дизайнерами.
✅ Требования
- Высшее образование в электротехнике или компьютерной инженерии.
- Опыт цифровой верификации (ASIC/SoC).
- Владение SystemVerilog, UVM, Python/Perl/TCL.
💡 Плюсом будет
- Опыт с low-power системами, PHY, PCIe, DDR.
- Знание формальных методов и архитектуры SoC.
🚀 Почему Apple
- Работа над ключевыми компонентами будущих устройств.
- Глобальные проекты, сильная команда, современная среда.
📩 Подай заявку и стань частью команды, которая создаёт технологии будущего