🛠️Vacancy: Design Verification Engineer - Apple
🎯Mga gawain
- Pagbuo at pagpapatupad ng mga plano sa pag-verify ng RTL/SoC.
- Paglikha ng isang kapaligiran sa pagsubok (SystemVerilog, UVM).
- Pagsusuri sa saklaw, pag-debug ng error, pakikipag-ugnayan sa mga taga-disenyo.
✅ Mga kinakailangan
- Mas mataas na edukasyon sa electrical o computer engineering.
- Karanasan sa digital verification (ASIC/SoC).
- Kaalaman sa SystemVerilog, UVM, Python/Perl/TCL.
💡 Ito ay magiging isang plus
- Karanasan sa mga low-power system, PHY, PCIe, DDR.
- Kaalaman sa mga pormal na pamamaraan at arkitektura ng SoC.
🚀 Bakit Apple
- Magtrabaho sa mga pangunahing bahagi ng hinaharap na mga device.
- Mga pandaigdigang proyekto, malakas na koponan, modernong kapaligiran.
📩 Mag-apply at maging bahagi ng team na lumilikha ng mga teknolohiya sa hinaharap